Digital IC Verification Engineer to Manager

工作內容：
• IP介面控制和時序處理。
• 晶片上層連線和系統整合。
• 使用 Verilog 設計和功能模擬。
• 使用 FPGA 進行功能驗證。
• 晶片合成並完成 DFT，multi-clock 和 timing 等設計。
• 與後段整合合作，完成晶片驗證並T/O。
SystemVerilog/C/UVM/TCL/FPGA platform evaluation and verification/coverage test/formal check

需要具備的條件：
• 碩士畢業，也歡迎新人。
•熟悉 ASIC 設計和開發流程。
• 熟悉 SystemVerilog、C、UVM、TCL、FPGA 驗證等流程。
• 熟悉上層整合和 IP 介面。
• 具有 T/O 量產經驗者佳。
• 具有 low power 和 UPF 設計經驗者佳。
•具有 MCU 開發經驗者佳。