Senior Digital IC Design Engineer

工作職責與內容

• 系統晶片整合： 負責高階 SoC 上層模組之連線架構設計與系統級晶片整合（System-level Integration）工作。

• 硬體模擬與原型驗證： 熟練運用 FPGA 進行模組及系統級功能驗證，並協同 Firmware/Software 團隊主導完成 Prototype 系統原型測試。

• ASIC 前端設計流程： 獨立主導 ASIC 前端開發流程，包含邏輯綜合（Synthesis）、可測試性設計（DFT）、跨時鐘域（CDC）分析及時序收斂（Timing Closure）。

• 後段實體設計協同： 緊密配合 Backend 設計團隊，主導晶片的實體整合（Physical Integration）並順利完成 Tape-out 作業。

• 資安防護 IP 整合： 負責各類前沿加解密 IP（包含 AES, SHA, RSA, TRNG, PUF 以及後量子密碼學 PQC 等）之數位邏輯整合、設計與功能驗證。

• 高速傳輸介面整合： 主導 USB3、LPDDR4 等高速周邊 IP 之整合設計、模擬與驗證。

• 技術文件管理： 負責編寫與收整詳盡的規格書（Specification）、驗證報告與技術文件，確保整體設計品質與開發歷程的可追溯性。

我們期待您具備的條件

• 教育背景： 國內外電子、電機、資訊工程或相關理工科系碩士（含）以上學歷。

• 工作經驗： 具備 5 年以上 ASIC 數位邏輯設計與驗證之實務開發經驗。

• 核心技能： * 精通 Verilog / SystemVerilog RTL 設計與完整的模擬驗證流程。

  • 熟練掌握 ASIC 全流程工具，包含 Synthesis、STA（靜態時序分析）、DFT 與 FPGA 驗證。

  • 熟悉 AMBA 匯流排介面協定（如 AXI、AHB、APB）與系統層級之 IP 整合方法。

  • 具備完整的晶片開發生命週期經驗，並有實際量產與 Tape-out 成功案例。

• 進階技術儲備（加分項/優選）：

  • 熟悉低功耗設計方法學（如 Clock Gating、UPF 實作）。

  • 熟悉 ARM 或 RISC-V 架構之 MCU 整合設計。

  • 具備密碼學演算法實作、資安保護模組或相關安全晶片設計經驗者尤佳。